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三星公布3纳米GAA架构制程技术芯片开始生产

2022-06-30 10:00 8569

相较三星5纳米(nm)而言,优化的3纳米(nm)工艺,性能提高23%,功耗降低45%,芯片面积减少16%

深圳2022年6月30日 /美通社/ -- 2022年6月30日,作为先进的半导体技术厂商之一的三星电子今日宣布, 基于3纳米(nm)全环绕栅极(Gate-All-AroundT,简称 GAA)制程工艺节点的芯片已经开始初步生产。


三星电子首次实现GAA"多桥-通道场效应晶体管"(简称: MBCFETTM  Multi-Bridge-Channel FET)应用打破了FinFET技术的性能限制,通过降低工作电压水平来提高能耗比,同时还通过增加驱动电流增强芯片性能。三星首先将纳米片晶体管应用于高性能、低功耗计算领域的半导体芯片,并计划将其扩大至移动处理器领域。

三星电子Foundry业务部总经理崔时荣表示:"一直以来,三星电子不断将新一代工艺技术应用于生产制造中。例如:三星的第一个High-K Metal Gate (HKMG) 工艺、FinFET 以及 EUV等。三星希望通过率先采用3nm工艺的"多桥-通道场效应晶体管"( MBCFETTM),将继续保持半导体行业前沿地位。同时,三星将继续在竞争性技术开发方面积极创新,并建立有助于加速实现技术成熟的流程"。


技术设计优化,使PPA[1]收益更大化

3nmGAA 技术采用了更宽通的纳米片,与采用窄通道纳米线的GAA 技术相比能提供更高的性能和能耗比。3纳米GAA 技术上,三星能够调整纳米晶体管的通道宽度,优化功耗和性能,从而能够满足客户的多元需求。此外,GAA 的设计灵活性对设计技术协同优化(DTCO) [2]非常有利,有助于实现更好的PPA 优势。与三星5nm工艺相比,第一代3nm工艺可以使功耗降低45%,性能提升23%,芯片面积减少16%;而未来第二代3nm工艺则使功耗降低50%,性能提升30%,芯片面积减少 35%。


SAFETM合作伙伴一起,提供3纳米设计基础设施和服务

随着工艺节点变得越来越小,而芯片性能需求越来越高,IC设计师们需要面对处理海量数据,以及验证功能更多、扩展更紧密的复杂产品的挑战。为了满足这些需求,三星致力于提供更稳定的设计环境,以帮助减少设计、验证和批准过程所需的时间,同时也提高了产品的可靠性。

自2021年第三季度以来,三星电子一直通过与包括ANSYS、楷登电子、西门子和新思科技在内的三星先进晶圆代工生态系统SAFE TM(Samsung Advanced Foundry Ecosystem)合作伙伴的紧密协作,提供成熟的设计基础设施,使其能够在更短的时间内完善其产品。

[1] 有关设计技术协同优化(DTCO)的更多信息,请参阅以下链接:
《寻找最佳方案(Find the optimal for the best)》第一部分
https://semiconductor.samsung.com/us/newsroom/tech-blog/gaa-dtco-for-ppa/
《寻找最佳方案(Find the optimal for the best)》第二部分
https://semiconductor.samsung.com/us/newsroom/tech-blog/gaa-dtco-for-ppa-part-2/

[2]PPA:Performance(性能)、Power(功耗)、Area(尺寸)三者的缩写。芯片的设计目标是实现更高的性能、更低的功耗和更小的面积。

消息来源:三星半导体
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