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智原科技推出UrLib+(TM)附加单元库于联电40LP工艺

2017-05-16 14:00 3876
ASIC设计服务暨IP研发销售厂商智原科技(TWSE:3035)今日推出基于联电40LP工艺的UrLib+™附加单元库技术。UrLib+是一组额外客制的单元库,主要提供给第三方单元库一起搭配使用,进而优化原第三方单元库的绕线结果。

新竹2017年5月16日电 /美通社/ --ASIC设计服务暨IP研发销售厂商智原科技(Faraday Technology CorporationTWSE3035)今日推出基于联电40LP工艺的UrLib+附加单元库Library)技术。UrLib+是一组额外客制的单元库,主要提供给第三方单元库一起搭配使用,进而优化原第三方单元库的绕线结果,取得较佳的PPA(功耗/性能/面积)、监控良率变化、降低频率噪声干扰、强化ESD保护、降低ECO成本,带给客户更多的附加价值。

依靠智原24年的单元库开发与ASIC量产经验,UrLib+能够无缝整合联电40LP平台现有的第三方单元库,以改善绕线结果及量产良率。藉由UrLib+的支持,CPU核心可以在时钟树(Clock-tree)上节省约43%的功耗。而针对单元库绕线效率,依据电路设计结构或单元映射流程的不同,UrLib+可以协助缩小芯片面积约4%至11%。除了现有的40LP工艺平台外,对于其他第三方的单元库或工艺技术,智原也支持UrLib+单元库的移植服务。 

智原科技总经理王国雍表示:单元库设计为IC设计的基础,在ASIC产品多样化的驱使下,智原对单元库的设计一直有着开创性的想法与做法。在联电的先进工艺中,持续改善单元库是我们一贯的目标,相信UrLib+可为IC设计厂商、晶圆厂、以及其他第三方单元库供货商带来三者均赢的成果。

关于智原科技

智原科技(Faraday Technology Corporation, TWSE: 3035)为专用集成电路(ASIC)设计服务暨知识产权(IP)研发销售领导厂商,总公司位于台湾新竹科学园区,并于中国大陆、美国、日本与欧洲设有研发、营销据点。重要的IP产品包括:I/O、标准单元库、Memory Compiler、兼容ARM指令集CPUDDR 2/3/4、低功耗DDR 1/2/3MIPIV-by-OneUSB 3.X10/100/1000 EthernetSerial ATAPCI Express、可编程高速SerDes,以及数百个外设数字及混合讯号IP。更多信息,请浏览智原科技网站www.faraday-tech.com 或关注微信号faradaytech

消息来源:智原科技
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