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中芯国际采用Cadence数字流程

2013-09-04 18:30

新增高级功能,以节省面积、降低功耗和提高性能

要点

  • 中芯国际新款40纳米 Reference Flow5.1结合了最先进的Cadence CCOpt和GigaOpt工艺以及Tempus 时序签收解决方案 
  • 新款RTL-to-GDSII数字流程支持Cadence的分层低功耗流程和最新版本的通用功率格式(CPF)

加州圣荷塞2013年9月4日电 /美通社/ -- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS) 与中芯国际集成电路制造有限公司(“中芯国际”,纽约证券交易所:SMI,香 港联交所:981),中国内地规模最大、技术最先进的集成电路晶圆代工企业今日共同宣布中芯国际已采用Cadence® 数字工具流程,应用于其新款SMIC Reference Flow 5.1,一款为低功耗设计的完整的RTL-GDSII 数字流程。Cadence流程结合了先进功能,以帮助客户为40纳米芯片设计提高功率、性能和面积。流程中使用的Cadence工具有:RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power; Cadence QRC Extraction; TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。

SMIC新款Reference Flow 5.1支持Cadence时钟同步优化技术(CCOpt),这是Cadence Encounter®数字实现系统的关键特征。其认证过程显示:与传统的时钟树综合方案相比,CCOpt能够在SMIC 40纳米流程上降低14%的功耗、节省11%的面积、提高4%的性能。

其他优势包括对以下各项的支持:

  • Cadence的层次化低功耗数字流程,结合了最新版本的流行功率格式CPF2.0。
  • Cadence的物理验证系统(PVS),包括中芯国际的首个使用Cadence PVS的在线40纳米DRC/LVS 验证规则文件,以及SMIC首个40纳米的Dummy Fill规则文件。
  • GigaOpt技术,进行了RTL-to-GDSII的核心优化。

“我们与Cadence紧密合作以确保我们双方的客户都能充满信心地使用最新的Cadence数字工具,从而推进中芯国际40纳米制程芯片的制造。”中芯国际设计服务中心资深副总裁汤天申表示,“该新参考流程为我们的客户提供了先进的工艺,提高了诸如功率、性能和面积等关键指标。”

“中芯国际的Reference Flow 5.1为我们的客户提供了一个如何在最大限度提升芯片质量的同时,有效地从设计过渡到生产的清晰指南。”Cadence战略总监兼数字和签收集团高级副总裁徐季平博士表示:“由于芯片设计固有的复杂性仍在发展,Cadence将继续与中芯国际加强合作,为客户提供强大的自动化工具,助其取得商业成功。”

消息来源: 中芯国际集成电路制造有限公司

相关股票: HongKong:981 NYSE:SMI

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